PCB板+可编程器件+单片机+PC软件

　　 阻抗匹配是指信号源或者传输线跟负载之间的一种合适的搭配方式。
　　
　　 阻抗匹配分为低频和高频两种情况讨论。我们先从直流电压源驱动一个负载入手。由于实际的电压源，总是有内阻的，我们可以把一个实际电压源，等效成一个理想的电压源跟一个电阻r串联的模型。假设负载电阻为R，电源电动势为U，内阻为r，那么我们可以计算出流过电阻R的电流为：I=U/(R+r)，可以看出，负载电阻R越小，则输出电流越大。
　　 负载R上的电压为：Uo=IR=U*[1+(r/R)]，可以看出，负载电阻R越大，则输出电压Uo越高。
　　 再来计算一下电阻R消耗的功率为： P=I*I*R=[U/(R+r)]*[U/(R+r)]*R=U*U*R/(R*R+2*R*r+r*r)=U*U*R/[(R-r)*(R-r)+4*R*r] =U*U/{[(R-r)*(R-r)/R]+4*r}
　　 对于一个给定的信号源，其内阻r是固定的，而负载电阻R则是由我们来选择的。注意式中[(R-r)*(R-r)/R]，当R=r时，[(R-r)*(R-r)/R]可取得最小值0，这时负载电阻R上可获得最大输出功率Pmax=U*U/(4*r)。即，当负载电阻跟信号源内阻相等时，负载可获得最大输出功率，这就是我们常说的阻抗匹配之一。
　　 对于纯电阻电路，此结论同样适用于低频电路及高频电路。当交流电路中含有容性或感性阻抗时，结论有所改变，就是需要信号源与负载阻抗的的实部相等，虚部互为相反数，这叫做共厄匹配。
　　 在低频电路中，我们一般不考虑传输线的匹配问题，只考虑信号源跟负载之间的情况，因为低频信号的波长相对于传输线来说很长，传输线可以看成是“短线”，反射可以不考虑（可以这么理解：因为线短，即使反射回来，跟原信号还是一样的）。
　　 从以上分析我们可以得出结论：如果我们需要输出电流大，则选择小的负载R；如果我们需要输出电压大，则选择大的负载R；如果我们需要输出功率最大，则选择跟信号源内阻匹配的电阻R。
　　 有时阻抗不匹配还有另外一层意思，例如一些仪器输出端是在特定的负载条件下设计的，如果负载条件改变了，则可能达不到原来的性能，这时我们也会叫做阻抗失配。
　　 在高频电路中，我们还必须考虑反射的问题。当信号的频率很高时，则信号的波长就很短，当波长短得跟传输线长度可以比拟时，反射信号叠加在原信号上将会改变原信号的形状。如果传输线的特征阻抗跟负载阻抗不匹配（相等）时，在负载端就会产生反射。为什么阻抗不匹配时会产生反射以及特征阻抗的求解方法，牵涉到二阶偏微分方程的求解，在这里我们不细说了，有兴趣的可参看电磁场与微波方面书籍中的传输线理论。
　　 传输线的特征阻抗（也叫做特性阻抗）是由传输线的结构以及材料决定的，而与传输线的长度，以及信号的幅度、频率等均无关。例如，常用的闭路电视同轴电缆特性阻抗为75欧，而一些射频设备上则常用特征阻抗为50欧的同轴电缆。另外还有一种常见的传输线是特性阻抗为300欧的扁平平行线，这在农村使用的电视天线架上比较常见，用来做八木天线的馈线。因为电视机的射频输入端输入阻抗为75欧，所以300欧的馈线将与其不能匹配。实际中是如何解决这个问题的呢？不知道大家有没有留意到，电视机的附件中，有一个300欧到75欧的阻抗转换器（一个塑料包装的，一端有一个圆形的插头的那个东东，大概有两个大拇指那么大的）？它里面其实就是一个传输线变压器，将300欧的阻抗，变换成75欧的，这样就可以匹配起来了。
　　 这里需要强调一点的是，特性阻抗跟我们通常理解的电阻不是一个概念，它与传输线的长度无关，也不能通过使用欧姆表来测量。为了不产生反射，负载阻抗跟传输线的特征阻抗应该相等，这就是传输线的阻抗匹配。
　　 如果阻抗不匹配会有什么不良后果呢？如果不匹配，则会形成反射，能量传递不过去，降低效率；会在传输线上形成驻波（简单的理解，就是有些地方信号强，有些地方信号弱），导致传输线的有效功率容量降低；功率发射不出去，甚至会损坏发射设备。如果是电路板上的高速信号线与负载阻抗不匹配时，会产生震荡，辐射干扰等。
　　 当阻抗不匹配时，有哪些办法让它匹配呢？第一，可以考虑使用变压器来做阻抗转换，就像上面所说的电视机中的那个例子那样。第二，可以考虑使用串联/并联电容或电感的办法，这在调试射频电路时常使用。第三，可以考虑使用串联/并联电阻的办法。一些驱动器的阻抗比较低，可以串联一个合适的电阻来跟传输线匹配，例如高速信号线，有时会串联一个几十欧的电阻。而一些接收器的输入阻抗则比较高，可以使用并联电阻的方法，来跟传输线匹配，例如，485总线接收器，常在数据线终端并联120欧的匹配电阻。
　　 为了帮助大家理解阻抗不匹配时的反射问题，我来举两个例子：假设你在练习拳击——打沙包。如果是一个重量合适的、硬度合适的沙包，你打上去会感觉很舒服。但是，如果哪一天我把沙包做了手脚，例如，里面换成了铁沙，你还是用以前的力打上去，你的手可能就会受不了了——这就是负载过重的情况，会产生很大的反弹力。相反，如果我把里面换成了很轻很轻的东西，你一出拳，则可能会扑空，手也可能会受不了——这就是负载过轻的情况。另一个例子，不知道大家有没有过这样的经历：就是看不清楼梯时上/下楼梯，当你以为还有楼梯时，就会出现“负载不匹配”这样的感觉了。当然，也许这样的例子不太恰当，但我们可以拿它来理解负载不匹配时的反射情况。

特性阻抗（Characteristic Impedance）

当某讯号方波，在传输线组合体的讯号线中，以高准位（High Level）的正压讯号向前推进时，则距其最近的参考层（如接地层）中，理论上必有被该电场所感应出来的负压讯号伴随前行（等于正压讯号反向的回归路径Return Path），如此将可完成整体性的回路（Loop）系统。该“讯号”前行中若将其飞行时间暂短加以冻结，即可想象其所遭受到来自讯号线、介质层与参考层等所共同呈现的瞬间阻抗值（Instantanious Impedance），此即所谓的“特性阻抗”。　　是故该“特性阻抗”应与讯号线之线宽（w）、线厚（t）、介质厚度（h）与介质常数（Dk）都扯上了关系。

阻抗匹配不良的后果　　由于高频讯号的“特性阻抗”（Z0）原词甚长，故一般均简称之为“阻抗”。读者千万要小心，此与低频AC交流电（60Hz）其电线（并非传输线）中，所出现的阻抗值（Z）并不完全相同。数位系统当整条传输线的Z0都能管理妥善，而控制在某一范围内（±10﹪或 ±5﹪）者，此品质良好的传输线，将可使得杂讯减少，而误动作也可避免。　　但当上述微带线中Z0的四种变数（w、t、h、 r）有任一项发生异常，例如讯号线出现缺口时，将使得原来的Z0突然上升（见上述公式中之Z0与W成反比的事实），而无法继续维持应有的稳定均匀（Continuous）时，则其讯号的能量必然会发生部分前进，而部分却反弹反射的缺失。如此将无法避免杂讯及误动作了。例如浇花的软管突然被踩住，造成软管两端都出现异常，正好可说明上述特性阻抗匹配不良的问题。

阻抗匹配不良造成杂讯　　上述部分讯号能量的反弹，将造成原来良好品质的方波讯号，立即出现异常的变形（即发生高准位向上的Overshoot，与低准位向下的Undershoot，以及二者后续的Ringing）。此等高频杂讯严重时还会引发误动作，而且当时脉速度愈快时杂讯愈多也愈容易出错。

在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。 IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。

Secure Digital [SD] is a flash based removable memory card. The card
format may also be used other device functions in addition to data
storage. Secure Digital uses a 9-Pin connector [1 rows of 9 pins]. A
compatible card format is called Secure Digital I/O [SDIO]. Refer to the SDIO page for information on that
card standard.

The Secure Digital card dimensions are: 24mm wide x 32mm long.

The Secure Digital I/O card dimensions are: 24mm wide x 32mm long x 2.1mm
thick.

There are two types of SDIO cards; a full-speed version, and a slow-speed
version. The full-speed version will operate with a 1-bit and 4-bit SD
transfer mode, both with a clock ranging from 0Hz to 25MHz. The 4-bit
version operating at 25MHz has a transfer rate of 100Mbps. The slow-speed
version will use the 1-bit mode and may have the 4-bit mode, but only
operates at a transfer rate of between 0Hz and 400kHz. The slow-speed
version is not intended for memory functions. The SDIO card support the
SPI bus interface. The SDIO mechanical form factor is shown above;
however a few gaps "lock notches" are not shown. The SDIO card may exceed
24mm in width after 37mm in length, and the width may be thicker then
2.1mm after 37mm in length

Secure Digital Pinout

Pin #	Pin Name	SD Signal Function SD Mode	SPI Signal Function SPI Mode
1	DAT3/CS	Data Line 3	Chip Select/Slave Select [SS]
2	CMD/DI	Command Line	Master Out/Slave In [MOSI]
3	VSS1	Ground	Ground
4	Vdd	Voltage Supply [2.7v or 3.6v]	Voltage Supply [2.7v or 3.6v]
5	Clock	Clock	Clock [SCK]
6	Vss2	Ground	Ground
7	DAT0/D0	Data Line 0	Master In Slave Out [MISO]
8	DAT1/IRQ	Data Line 1	Unused or IRQ
9	DAT2/NC	Data Line 2	Unused

Secure Digital I/O Pinout

Pin #	SD 4-bit Mode		SD 1-bit Mode		SPI Mode
1	CD/DAT[3]	Data Line 3	N/C	Not Used	CS	Card Select
2	CMD	Command Line	CMD	Command Line	DI	Data Input
3	VSS1	Ground	VSS1	Ground	VSS1	Ground
4	VDD	Supply Voltage	VDD	Supply Voltage	VDD	Supply Voltage
5	CLK	Clock	CLK	Clock	SCLK	Clock
6	Vss2	Ground	Vss2	Ground	Vss2	Ground
7	DAT[0]	Data Line 0	DATA	Data Line	DO	Data Output
8	DAT[1]	Data Line 1 / Interrupt	IRQ	Interrupt	IRQ	Interrupt
9	DAT[2]	Data Line 2 /Read Wait	RW	Read Wait	NC	Not Used

The graphic below provides a comparison of the different Removable memory
Card standards. Many of the different Memory Card standards have
descriptions listed on this web site. The different standards based on
card size are provided. Refer to the Personal Computer Buses page
for more information for different memory types, as listed here.

Refer to this page for a list of different Flash Memory Stick Formats.

Nand-Flash于NOR-Flash的最大差别在于它是以页面（Page）的形式进行读写访问的；而NOR-Flash是线性空间访问的。通常的
Nand-Flash的结构如下：512Bytes＝1Page；32Pages＝1Block；N个Blocks构成单颗IC。看到这样的结构，如果您
熟悉FAT16文件系统，您会发现怎么
Nand-Flash的结构同FAT16分区的硬盘如此相似！（在FAT16分区的硬盘中：512Bytes＝1Sector；32Sectors＝
1Cluster；N个Clusters构成此FAT16分区），这也就是为何Nand-Flash会被列为SSFD（Solid-State
Flash Disk）的原因。

CF卡有TrueIDE、Memory Map等工作模式。当CF卡定义为TrueIDE模式时，CF卡就等同与IDE硬盘，对CF卡的驱动与IDE硬盘的方式完全一样。唯一的不同在于CF卡的50PIN引脚中有一些需要进行特殊处理罢了。

from: http://www.dz863.com/Embedded-Systems-Design/Embedded-Design/NandFlash-NorFlash.htm
一． NAND和NOR的比较
NOR和NAND是现在市场上两种主要的非易失闪存技术。Intel于1988年首先开发出NOR
flash技术，彻底改变了原先由EPROM 和EEPROM一统天下的局面。紧接着，1989年，东芝公司发表了NAND
flash结构，强调降低每比特的成本，更高的性能，并且象磁盘一样可以通过接口轻松升级。但是经过了十多年之后，仍然有相当多的硬件工程师分不清NOR
和NAND闪存。相"flash存储器"经常可以与相"NOR存储器"互换使用。许多业内人士也搞不清楚NAND闪存技术相对于NOR技术的优越之处，因
为大多数情况下闪存只是用来存储少量的代码，这时NOR闪存更适合一些。而
NAND则是高数据存储密度的理想解决方案。NOR的特点是芯片内执行(XIP, eXecute In Place)，这样应用程序可以直接在
flash闪存内运行，不必再把代码读到系统RAM中。NOR的传输效率很高，在1～4MB的小容量时具有很高的成本效益，但是很低的写入和擦除速度大大
影响了它的性能。NAND结构能提供极高的单元密度，可以达到高存储密度，并且写入和擦除的速度也很快。应用NAND的困难在于flash的管理和需要特
殊的系统接口。

二．性能比较
flash闪存是非易失存储器，可以对称为块的存储器单元块进行擦写和再编程。任何flash
器件的写入操作只能在空或已擦除的单元内进行，所以大多数情况下，在进行写入操作之前必须先执行擦除。NAND器件执行擦除操作是十分简单的，而NOR则
要求在进行擦除前先要将目标块内所有的位都写为0。由于擦除NOR器件时是以64～128KB的块进行的，执行一个写入/擦除操作的时间为5s，与此相
反，擦除NAND器件是以8～32KB的块进行的，执行相同的操作最多只需要4ms。执行擦除时块尺寸的不同进一步拉大了NOR和NADN之间的性能差
距，统计表明，对于给定的一套写入操作(尤其是更新小文件时)，更多的擦除操作必须在基于NOR的单元中进行。这样，当选择存储解决方案时，设计师必须权
衡以下的各项因素。
☆ NOR的读速度比NAND稍快一些；
☆ NAND的写入速度比NOR快很多；
☆ 大多数写入操作需要先进行擦除操作；
☆ NAND的擦除单元更小，相应的擦除电路更少。

三．接口差别
NOR
flash带有SRAM接口，有足够的地址引脚来寻址，可以很容易地存取其内部的每一个字节。NAND器件使用复杂的I/O口来串行地存取数据，各个产品
或厂商的方法可能各不相同。8个引脚用来传送控制、地址和数据信息。NAND读和写操作采用512字节的块，这一点有点像硬盘管理此类操作，很自然地，基
于NAND的存储器就可以取代硬盘或其他块设备。

四．容量和成本
NAND
flash的单元尺寸几乎是NOR器件的一半，由于生产过程更为简单，NAND结构可以在给定的模具尺寸内提供更高的容量，也就相应地降低了价格。NOR
flash占据了容量为1～16MB闪存市场的大部分，而NAND
flash只是用在8～128MB的产品当中，这也说明NOR主要应用在代码存储介质中，NAND适合于数据存储，NAND在CompactFlash、
Secure Digital、PC Cards和MMC存储卡市场上所占份额最大。
五．可靠性和耐用性
采用flahs介质时一个
需要重点考虑的问题是可靠性。对于需要扩展MTBF的系统来说，Flash是非常合适的存储方案。可以从寿命(耐用性)、位交换和坏块处理三个方面来比较
NOR和NAND的可靠性。寿命(耐用性)
在NAND闪存中每个块的最大擦写次数是一百万次，而NOR的擦写次数是十万次。NAND存储器除了具有10比1的块擦除周期优势，典型的NAND块尺寸
要比NOR器件小8倍，每个NAND存储器块在给定的时间内的删除次数要少一些。位交换所有flash器件都受位交换现象的困扰。在某些情况下(很少见，
NAND发生的次数要比NOR多)，一个比特位会发生反转或被报告反转了。一位的变化可能不很明显，但是如果发生在一个关键文件上，这个小小的故障可能导
致系统停机。如果只是报告有问题，多读几次就可能解决了。当然，如果这个位真的改变了，就必须采用错误探测/错误更正(EDC/ECC)算法。位反转的问
题更多见于NAND闪存，NAND的供应商建议使用NAND闪存的时候，同时使用EDC/ECC算法。这个问题对于用NAND存储多媒体信息时倒不是致命
的。当然，如果用本地存储设备来存储操作系统、配置文件或其他敏感信息时，必须使用EDC/ECC系统以确保可靠性。坏块处理NAND器件中的坏块是随机
分布的。以前也曾有过消除坏块的努力，但发现成品率太低，代价太高，根本不划算。NAND器件需要对介质进行初始化扫描以发现坏块，并将坏块标记为不可
用。在已制成的器件中，如果通过可靠的方法不能进行这项处理，将导致高故障率。易于使用可以非常直接地使用基于NOR的闪存，可以像其他存储器那样连接，
并可以在上面直接运行代码。由于需要I/O接口，NAND要复杂得多。各种NAND器件的存取方法因厂家而异。在使用NAND器件时，必须先写入驱动程
序，才能继续执行其他操作。向NAND器件写入信息需要相当的技巧，因为设计师绝不能向坏块写入，这就意味着在NAND器件上自始至终都必须进行虚拟映
射。

六．软件支持
当讨论软件支持的时候，应该区别基本的读/写/擦操作和高一级的用于磁盘仿真和闪存管理算法的软件，包括
性能优化。在NOR器件上运行代码不需要任何的软件支持，在NAND器件上进行同样操作时，通常需要驱动程序，也就是内存技术驱动程序(MTD)，
NAND和NOR器件在进行写入和擦除操作时都需要MTD。使用NOR器件时所需要的MTD要相对少一些，许多厂商都提供用于NOR器件的更高级软件，这
其中包括M-System的TrueFFS驱动，该驱动被Wind River System、Microsoft、QNX Software
System、Symbian和Intel等厂商所采用。驱动还用于对DiskOnChip产品进行仿真和NAND闪存的管理，包括纠错、坏块处理和损耗
平衡。
本文在介绍NandFlash和NorFlash的异同的同时，也回答了什么是NandFlash，什么是NorFlash

NAND是高密度数据存储的理想方案，而NOR则最适合代码存储――这通常是低密度的。

表1 NOR闪存和NAND闪存的比较

从SLC到MLC(Multi-Level Cell)

为了适应对低成本、高性能的嵌入式存储不断增长的需求，NAND密度的增长已经超过摩尔定律，每12个月翻一番。2003年MLC的出现使NAND
闪存技术的发展产生了飞跃。由于SLC每个单元只能存储1b，而MLC中每个单元可存储2b，这使得在给定的闪存裸片上，MLC
NAND的密度提高了近80%。因此，MLC NAND有优越的成本结构，但是，它也有固有的缺陷：性能和可靠性都不如SLC NAND。

虽然MLC NAND在成本结构上有所突破，但该技术固有的局限性使它很难集成到现实的应用当中。MLC NAND需要更先进的闪存管理算法和控制来正确处理该技术的以下几个缺陷。

• 写入速度慢

  尽管其读取速度与SLC NAND相当，MLC NAND的写入速度较慢。

• 可靠性低

  SLC NAND的出错率为每页（512字节）1b，而目前MLC NAND的出错率是其4倍，未来产品的出错率还有可能更高。另外，MLC NAND产生坏块（bad block）的平均水平也较高，将近5%，因此它需要更有效的管理机制。

• 闪存管理不兼容

  MLC NAND和SLC NAND的基本机制不同。例如，MLC NAND需要顺序写入，而SLC NAND的写入是无序的。

嵌入式闪存

NAND闪存技术和工艺的进展比芯片组更快。以智能手机的芯片组为例，它从2003年底开始支持small-block SLC
NAND闪存。同年的早些时候large-block SLC和MLC
NAND就已经出现了。到2005年底为止，终于有一些支持large-block NAND闪存的芯片组出现了，但仍没有能够支持MLC
NAND闪存的芯片组。NAND闪存最初是在2001年随EFD（嵌入式闪存驱动）一起进入手机市场的。EFD在同一个芯片上集成了闪存介质和闪存控制，
还带有闪存管理软件。

EFD对NAND闪存的存取是通过像NOR一样的接口，使得它很容易集成到芯片组。EFD还提供了芯片内执行启动区（XIP boot block），使得将NOR闪存完全从主机系统转移成为可能，这显著缩小了材料的尺寸。

由于工艺上不断的压缩，并转向MLC NAND闪存技术，NAND闪存技术的质量降低了，这使EFD变得更加重要。它使得手机设计师不再需要克服利用NAND闪存的障碍了。

很多NAND闪存制造商目前都提供EFD方案，包括Sandisk的iNAND、Samsung的OneNAND以及M-Systems的DiskOnChip，Toshiba也销售DiskOnChip。

迎接挑战

除了不断适应可靠性下降这一技术挑战，其他挑战也相继出现了。首先，是对NAND闪存可靠的分配，这个需求不但很高而且在不断增长。第二个挑战就是最新闪存工艺的实现，这可以从每年NAND闪存价格的大幅下降中受益。

EFD的标准化

为实现开发成本最小化，OEM设计出支持多个方案的平台。由于一个平台的使用寿命大约两年，设计出能够支持最新NAND技术的平台几乎是不可能的。对在主机上运行的闪存管理软件的更新和考察是个费时费力的工作。很多时候，设计师不得不推迟使用最新的NAND技术。

新一代的EFD采用了新的手段，例如M-Systems的DOC H3，它将闪存管理软件作为EFD控制的固件，如图1所示。这一改进的构造使得在已有的平台上使用最先进的NAND技术时能实现即插即用的集成。

图1 闪存管理软件成为EFD控制的固件

从现在到未来

由于手机市场不断提供更多的服务，越来越复杂，对存储容量指数级的增长证明了从基于NOR闪存的手机向基于NAND闪存手机的转变。第二代EFD将使手机制造商支持新的能实现即插即用的NAND技术，帮助他们更快的将新型的、高密度的手机推向市场。

热电偶和热电阻的区别

热电偶与热电阻均属于温度测量中的接触式测温,尽管其作用相同都是测量物体的温度,但是他们的原理与特点却不尽相同.

首先,介绍一下热电偶,热电偶是温度测量中应用最广泛的温度器件,他的主要特点就是测吻范围宽,性能比较稳定,同时结构简单,动态响应好,更能够远传4-20mA电信号,便于自动控制和集中控制。热电偶的测温原理是基于热电效应。将两种不同的导体或半导体连接成闭合回路,当两个接点处的温度不同时,回路中将产生热电势,这种现象称为热电效应,又称为塞贝克效应。闭合回路中产生的热电势有两种电势组成;温差电势和接触电势。温差电势是指同一导体的两端因温度不同而产生的电势,不同的导体具有不同的电子密度,所以他们产生的电势也不相同,而接触电势顾名思义就是指两种不同的导体相接触时,因为他们的电子密度不同所以产生一定的电子扩散,当他们达到一定的平衡后所形成的电势,接触电势的大小取决于两种不同导体的材料性质以及他们接触点的温度。目前国际上应用的热电偶具有一个标准规范,国际上规定热电偶分为八个不同的分度,分别为B,R,S,K,N,E,J和T,其测量温度的最低可测零下270摄氏度,最高可达1800摄氏度,其中B,R,S属于铂系列的热电偶,由于铂属于贵重金属,所以他们又被称为贵金属热电偶而剩下的几个则称为廉价金属热电偶。热电偶的结构有两种,普通型和铠装型。普通性热电偶一般由热电极,绝缘管,保护套管和接线盒等部分组成,而铠装型热电偶则是将热电偶丝,绝缘材料和金属保护套管三者组合装配后,经过拉伸加工而成的一种坚实的组合体。但是热电偶的电信号却需要一种特殊的导线来进行传递,这种导线我们称为补偿导线。不同的热电偶需要不同的补偿导线,其主要作用就是与热电偶连接,使热电偶的参比端远离电源,从而使参比端温度稳定。补偿导线又分为补偿型和延长型两种,延长导线的化学成分与被补偿的热电偶相同,但是实际中,延长型的导线也并不是用和热电偶相同材质的金属,一般采用和热电偶具有相同电子密度的导线代替。补偿导线的与热电偶的连线一般都是很明了,热电偶的正极连接补偿导线的红色线,而负极则连接剩下的颜色。一般的补偿导线的材质大部分都采用铜镍合金。
    其次我们介绍一下热电阻,热电阻虽然在工业中应用也比较广泛,但是由于他的测温范围使他的应用受到了一定的限制,热电阻的测温原理是基于导体或半导体的电阻值随着温度的变化而变化的特性。其优点也很多,也可以远传电信号,灵敏度高,稳定性强,互换性以及准确性都比较好,但是需要电源激励,不能够瞬时测量温度的变化。工业用热电阻一般采用Pt100,Pt10,Cu50,Cu100,铂热电阻的测温的范围一般为零下200-800摄氏度,铜热电阻为零下40到140摄氏度。热电阻和热电偶一样的区分类型,但是他却不需要补偿导线,而且比热点偶便宜。

from <EDNChina>

原理和分类

   
触摸屏系统一般包括两个部分：触摸检测装置和触摸屏控制器。触摸检测装置安装在显示器屏幕前面，用于检测用户触摸位置，接收后送触摸屏控制器；触摸屏控制器的主要作用是从触摸点检测装置上接收触摸信息，并将它转换成触点坐标，再送给CPU，它同时能接收CPU发来的命令并加以执行。

   
随着科技的进步，触摸屏技术也经历了从低档向高档逐步升级和发展的过程。根据其工作原理，其目前一般被分为四大类：电阻式触摸屏、电容式触摸屏、红外线式触摸屏和表面声波触摸屏。

    电阻式触摸屏

   
电阻触摸屏的屏体部分是一块多层复合薄膜，由一层玻璃或有机玻璃作为基层，表面涂有一层透明的导电层(ITO膜)，上面再盖有一层外表面经过硬化处理、光滑防刮的塑料层。它的内表面也涂有一层ITO，在两层导电层之间有许多细小(小于千分之一英寸)的透明隔离点把它们隔开。当手指接触屏幕时，两层ITO发生接触，电阻发生变化，控制器根据检测到的电阻变化来计算接触点的坐标，再依照这个坐标来进行相应的操作。电阻屏根据引出线数多少，分为四线、五线等类型。五线电阻触摸屏的外表面是导电玻璃而不是导电涂覆层，这种导电玻璃的寿命较长，透光率也较高。

   
电阻式触摸屏的ITO涂层若太薄则容易脆断，涂层太厚又会降低透光且形成内反射降低清晰度。由于经常被触动，表层ITO使用一定时间后会出现细小裂纹，甚至变型，因此其寿命并不长久。

    电阻式触摸屏价格便宜且易于生产，因而仍是人们较为普遍的选择。四线式、五线式以及七线、八线式触摸屏的出现使其性能更加可靠,
同时也改善了它的光学特性。

    电容式触摸屏

   
电容式触摸屏的四边均镀上了狭长的电极，其内部形成一个低电压交流电场。触摸屏上贴有一层透明的薄膜层，它是一种特殊的金属导电物质。当用户触摸电容屏时，用户手指和工作面形成一个耦合电容，因为工作面上接有高频信号，于是手指会吸走一个很小的电流，这个电流分别从屏的四个角上的电极中流出；且理论上流经四个电极的电流与手指到四角的距离成比例，控制器通过对四个电流比例的精密计算，即可得出接触点位置。

   
电容触摸屏的双玻璃不但能保护导体及感应器，更能有效地防止外在环境因素对触摸屏造成影响，就算屏幕沾有污秽、尘埃或油渍，电容式触摸屏依然能准确算出触摸位置。但由于电容随温度、湿度或接地情况的不同而变化，其稳定性较差，往往会产生漂移现象。

    尽管不像电阻式应用那么广, 电容式触摸屏也是受欢迎的供选类型。这类设备精确、反应快，尺寸稍大时也有较高分辨率, 更耐用(抗刮擦),
因而适合用作游戏机的触摸屏。而且，新出现的近场成像技术改良了电容式触摸屏的性能, 减弱了在它和电阻式触摸屏中可能出现的漂移现象。

    红外线式触摸屏

   
红外触摸屏的四边排布了红外发射管和红外接收管，它们一一对应形成横竖交叉的红外线矩阵。用户在触摸屏幕时，手指会挡住经过该位置的横竖两条红外线，控制器通过计算即可判断出触摸点的位置。

   
红外触摸屏也同样不受电流、电压和静电干扰，适宜于某些恶劣的环境。其主要优点是价格低廉、安装方便，可以用在各档次的计算机上。此外，由于没有电容充放电过程，响应速度比电容式快，但分辨率较低。

    表面声波触摸屏

   
表面声波是超声波的一种，它是在介质(例如玻璃或金属等刚性材料)表面浅层传播的机械能量波。通过楔形三角基座（根据表面波的波长严格设计），可以做到定向、小角度的表面声波能量发射。表面声波性能稳定、易于分析，并且在横波传递过程中具有非常尖锐的频率特性，近年来在无损探伤、造影和退波器等应用中发展很快。

   
这种触摸屏的显示屏四角分别设有超声波发射换能器及接收换能器，能发出一种超声波并覆盖屏幕表面。当手指碰触显示屏时，由于吸收了部分声波能量，使接收波形发生变化，即某一时刻波形有一个衰减缺口，控制器依据衰减的信号即可计算出触摸点位置。

    表面声波触摸屏不受温度、湿度等环境因素影响，分辨率极高，有极好的防刮性，寿命长(5000万次无故障)，透光率高(2％)，能保持清晰透亮的图像；没有漂移，只需安装时一次校正；有第三轴(即压力轴)响应，最适合公共场所使用。

   
表面声波触摸屏易受水滴、灰尘的影响，改进的方法是加防尘条，或者增加对污物的监控，准确识别出有效的操作和污物之间的区别。另外，由于声波屏能感受压力，无形中增加了控制手段，对屏功能的扩展十分有利，其应用范围因此而大大拓展。

    触摸屏的基本技术

    绝对坐标系统

   
触摸屏是一种绝对坐标系统，其特点就是当前定位坐标与上一次定位坐标没有关系，每次触摸的数据通过校准直接转化为屏幕上的坐标。不管在什么情况下，触摸屏这套坐标体系对同一点的输出数据都是稳定的。不过，它并不能保证每一次对同一点触摸的采样都相同，即不能保证绝对坐标定位，这就是所谓的漂移问题。

    定位

   
各种触摸屏都是依靠传感器来工作的，甚至有的触摸屏本身就是一套传感器。它们各自的定位原理和各自所用的传感器决定了触摸屏的反应速度、可靠性、稳定性和寿命。各类触摸屏的技术特性如表1所示。

表1 各种触摸屏基本技术对照表

    触摸屏的性能比较

   
电阻式触摸屏工作在与外界完全隔离的环境中，它不怕灰尘、水气和油污，可以用任何物体来触摸，比较适合工业控制领域使用。缺点是由于复合薄膜的外层采用塑料，太用力或使用锐器触摸可能划伤触摸屏。

   
电容式触摸屏的分辨率很高，透光率也不错，可以很好地满足各方面的要求，在公共场所常见的就是这种触摸屏。不过，电容式触摸屏把人体当作电容器的一个电极使用，当有导体靠近并与夹层ITO工作面之间耦合出足够大的电容时，流走的电流就会引起电容式触摸屏的误动作；另外，戴着手套或手持绝缘物体触摸时会没有反应，这是因为增加了绝缘的介质。

    红外线触摸屏是靠测定红外线的通断来确定触摸位置的，与触摸屏所选用的透明挡板的材料无关(有一些根本就没有使用任何挡板)
。因此，选用透光性能好的挡板,
并加以抗反光处理，可以得到很好的视觉效果。但是，受到红外线发射管体积的限制，不可能发射高密度的红外线，所以这种触摸屏的分辨率不高。另外，由于红外线触摸屏依靠红外感应来工作，外界光线变化，如阳光或室内灯等均会影响其准确度。

   
表面声波技术非常稳定，而且表面声波触摸屏的控制器靠测量衰减时刻在时间轴上的位置来计算触摸位置，所以其精度非常高。表面声波触摸屏还具有第三轴(z轴)，也就是压力轴―通过计算接收信号衰减处的衰减量可得到用户触摸屏幕的力量大小，最多可分为2
5 6级力度。力量越大，接收信号波形上的衰减缺口也就越宽越深，在所有的触摸屏中，只有表面声波触摸屏具有感知触摸压力的性能。

    应用场合

    根据对触摸屏的结构、原理和性能特点的分析，不同触摸屏的适用场合如下所示。

    四线电阻触摸屏：不怕灰尘、油污和光电干扰，怕划伤是其主要缺陷。适用于有固定用户的公共场所，如工业控制现场、办公室、家庭等。

    五线电阻触摸屏：极好的灵敏度和透光度，较长的使用寿命，不怕灰尘、油污和光电干扰，适用于各类公共场所，尤其适用于要求精密的工业控制现场等。

   
电容感应触摸屏：由于电容随温度、湿度或接地情况的不同而变化，故其稳定性较差，往往会产生漂移现象。怕电磁场干扰、漂移，不易在工业控制场所和有干扰的地方使用。可使用于要求不太精密的公共信息查询；需要经常校准、定位。

   
红外线感应触摸屏：分辨率较低，但不受电流、电压和静电干扰，适宜某些恶劣的环境条件；适用于无红外线和强光干扰的各类公共场所、办公室以及要求不是非常精密的工业控制现场。

   
表面声波触摸屏：纯玻璃材质、透光性最好、使用寿命长、抗划伤性好，适用于未知用户的各类公共场所。但怕长时间的灰尘积累和油污的浸染，所以使用于环境干净的场所更好。否则，需要定期的清洁服务。

　　网线由一定距离长的双绞线与RJ45头组成。双绞线由8根不同颜色的线分成4对绞合在一起，成队扭绞的作用是尽可能减少电磁辐射与外部电磁干扰的影响，双绞线可按其是否外加金属网丝套的屏蔽层而区分为屏蔽双绞线（STP）和非屏蔽双绞线（UTP）。

　　在EIA/TIA-568A标准中，将双绞线按电气特性区分有：三类、四类、五类线。网络中最常用的是三类线和五类线，目前已有六类以上线。第
三类双绞线在LAN中常用作为10Mbps以太网的数据与话音传输，符合IEEE802.3
10Base-T的标准。第五类双绞线目前占有最大的LAN市场，最高速率可达100Mbps，符合IEEE802.3 100Base-T的标准。

　　做好的网线要将RJ45水晶头接入网卡或HUB等网络设备的RJ45插座内。相应地RJ45插头座也区分为三类或五类电气特性。
RJ45水晶头由金属片和塑料构成,特别需要注意的是引脚序号,当金属片面对我们的时候从左至右引脚序号是1-8,
这序号做网络联线时非常重要,不能搞错。双绞线的最大传输距离为100米。

　　EIA/TIA的布线标准中规定了两种双绞线的线序568A与568B。 宿舍网统一以T568b为标准。

　　直通线两端线序从1～8依次为：
A：橙白、橙、绿白、蓝、蓝白、绿、棕白、棕

B：橙白、橙、绿白、蓝、蓝白、绿、棕白、棕

　　交叉（集联）线两端线序从1～8依次为：
A：橙白、橙、绿白、蓝、蓝白、绿、棕白、棕

B：绿白、绿、橙白、蓝、蓝白、橙、棕白、棕

（可参照网络电缆测试仪说明书之有关内容。）

 多项式  伪随机数

n  
3   3,1,0
4   4,3,0
5   5,2,0
6   6,1,0
7   7,3,0
8   8,4,3,2,0
9   9,4,0
10  10,3,0
11  11,2,0
12  12,6,4,1,0
13  13,4,3,1,0
14  14,10,6,1,0
15  15,1,0
16  16,12,3,1,0
17  17,3,0
18  18,7,0
19  19,5,2,1,0
20  20,3,0

http://ccrma.stanford.edu/~jos/Welcome.html

逻辑电平简介

逻辑电平有：TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、GTL、BTL、ETL、GTLP；RS232、RS422、RS485等。

 

图1－1：常用逻辑系列器件

TTL：Transistor-Transistor Logic

CMOS：Complementary Metal Oxide Semicondutor

LVTTL：Low Voltage TTL

LVCMOS：Low Voltage CMOS

ECL：Emitter Coupled Logic，

PECL：Pseudo/Positive Emitter Coupled Logic

LVDS：Low Voltage Differential Signaling

GTL：Gunning Transceiver Logic

BTL： Backplane Transceiver Logic

ETL： enhanced transceiver logic

GTLP：Gunning Transceiver Logic Plus

TI的逻辑器件系列有：74、74HC、74AC、74LVC、74LVT等

S - Schottky Logic

LS - Low-Power Schottky Logic

CD4000 - CMOS Logic 4000

AS - Advanced Schottky Logic

74F - Fast Logic

ALS - Advanced Low-Power Schottky Logic

HC/HCT - High-Speed CMOS Logic

BCT - BiCMOS Technology

AC/ACT - Advanced CMOS Logic

FCT - Fast CMOS Technology

ABT - Advanced BiCMOS Technology

LVT - Low-Voltage BiCMOS Technology

LVC - Low Voltage CMOS Technology

LV - Low-Voltage

CBT - Crossbar Technology

ALVC - Advanced Low-Voltage CMOS Technology

AHC/AHCT - Advanced High-Speed CMOS

CBTLV - Low-Voltage Crossbar Technology

ALVT - Advanced Low-Voltage BiCMOS Technology

AVC - Advanced Very-Low-Voltage CMOS Logic

 

TTL器件和CMOS器件的逻辑电平

：逻辑电平的一些概念

要了解逻辑电平的内容，首先要知道以下几个概念的含义：

1：输入高电平（Vih）： 保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。

2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。

3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。

4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。

5：阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> Vih，输入低电平<Vil，而如果输入电平在阈值上下，也就是Vil～Vih这个区域，电路的输出会处于不稳定状态。

对于一般的逻辑电平，以上参数的关系如下：

Voh > Vih > Vt > Vil > Vol。

6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。

7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。

8：Iih：逻辑门输入为高电平时的电流（为灌电流）。

9：Iil：逻辑门输入为低电平时的电流（为拉电流）。

门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件：

（1）： RL < （VCC－Voh）/（n*Ioh＋m*Iih）

（2）：RL > （VCC－Vol）/（Iol＋m*Iil）

其中n：线与的开路门数；m：被驱动的输入端数。

：常用的逻辑电平

・逻辑电平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。

・其中TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。

・5V TTL和5V CMOS逻辑电平是通用的逻辑电平。

・3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。

・低电压的逻辑电平还有2.5V和1.8V两种。

・ECL/PECL和LVDS是差分输入输出。

・RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入输出。

 

TTL和CMOS的逻辑电平关系

图2－1：TTL和CMOS的逻辑电平图

上图为5V TTL逻辑电平、5V CMOS逻辑电平、LVTTL逻辑电平和LVCMOS逻辑电平的示意图。

5V TTL逻辑电平和5V CMOS逻辑电平是很通用的逻辑电平，注意他们的输入输出电平差别较大，在互连时要特别注意。

另外5V CMOS器件的逻辑电平参数与供电电压有一定关系，一般情况下，Voh≥Vcc-0.2V，Vih≥0.7Vcc；Vol≤0.1V，Vil≤0.3Vcc；噪声容限较TTL电平高。

JEDEC组织在定义3.3V的逻辑电平标准时，定义了LVTTL和LVCMOS逻辑电平标准。

LVTTL逻辑电平标准的输入输出电平与5V TTL逻辑电平标准的输入输出电平很接近，从而给它们之间的互连带来了方便。 LVTTL逻辑电平定义的工作电压范围是3.0－3.6V。

LVCMOS逻辑电平标准是从5V CMOS逻辑电平关注移植过来的，所以它的Vih、Vil和Voh、Vol与工作电压有关，其值如上图所示。LVCMOS逻辑电平定义的工作电压范围是2.7－3.6V。

5V 的CMOS逻辑器件工作于3.3V时，其输入输出逻辑电平即为LVCMOS逻辑电平，它的Vih大约为0.7×VCC＝2.31V左右，由于此电平与 LVTTL的Voh（2.4V）之间的电压差太小，使逻辑器件工作不稳定性增加，所以一般不推荐使用5V CMOS器件工作于3.3V电压的工作方式。由于相同的原因，使用LVCMOS输入电平参数的3.3V逻辑器件也很少。

JEDEC组织为了加强在3.3V上各种逻辑器件的互连和3.3V与5V逻辑器件的互连，在参考LVCMOS和LVTTL逻辑电平标准的基础上，又定义了一种标准，其名称即为3.3V逻辑电平标准，其参数如下：

 

图2－2：低电压逻辑电平标准

从上图可以看出，3.3V逻辑电平标准的参数其实和LVTTL逻辑电平标准的参数差别不大，只是它定义的Vol可以很低（0.2V），另外，它还定义了其 Voh最高可以到VCC-0.2V，所以3.3V逻辑电平标准可以包容LVCMOS的输出电平。在实际使用当中，对LVTTL标准和3.3V逻辑电平标准并不太区分，某些地方用LVTTL电平标准来替代3.3V逻辑电平标准，一般是可以的。

JEDEC组织还定义了2.5V逻辑电平标准，如上图所示。另外，还有一种2.5V CMOS逻辑电平标准，它与上图的2.5V逻辑电平标准差别不大，可兼容。

低电压的逻辑电平还有1.8V、1.5V、1.2V的逻辑电平。

、TTL和CMOS逻辑器件

逻辑器件的分类方法有很多，下面以逻辑器件的功能、工艺特点和逻辑电平等方法来进行简单描述。

：TTL和CMOS器件的功能分类

按功能进行划分，逻辑器件可以大概分为以下几类： 门电路和反相器、选择器、译码器、计数器、寄存器、触发器、锁存器、缓冲驱动器、收发器、总线开关、背板驱动器等。

1：门电路和反相器

逻辑门主要有与门74X08、与非门74X00、或门74X32、或非门74X02、异或门74X86、反相器74X04等。

2：选择器

选择器主要有2-1、4-1、8-1选择器74X157、74X153、74X151等。

3： 编/译码器

编/译码器主要有2/4、3/8和4/16译码器74X139、74X138、74X154等。

4：计数器

计数器主要有同步计数器74X161和异步计数器74X393等。

5：寄存器

寄存器主要有串-并移位寄存器74X164和并-串寄存器74X165等。

6：触发器

触发器主要有J-K触发器、带三态的D触发器74X374、不带三态的D触发器74X74、施密特触发器等。

7：锁存器

锁存器主要有D型锁存器74X373、寻址锁存器74X259等。

8：缓冲驱动器

缓冲驱动器主要有带反向的缓冲驱动器74X240和不带反向的缓冲驱动器74X244等。

9：收发器

收发器主要有寄存器收发器74X543、通用收发器74X245、总线收发器等。

10：总线开关

总线开关主要包括总线交换和通用总线器件等。

11：背板驱动器

背板驱动器主要包括TTL或LVTTL电平与GTL/GTL+（GTLP）或BTL之间的电平转换器件。

：TTL和CMOS逻辑器件的工艺分类特点

按工艺特点进行划分，逻辑器件可以分为Bipolar、CMOS、BiCMOS等工艺，其中包括器件系列有：

Bipolar（双极）工艺的器件有： TTL、S、LS、AS、F、ALS。

CMOS工艺的器件有： HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。

BiCMOS工艺的器件有： BCT、ABT、LVT、ALVT。

：TTL和CMOS逻辑器件的电平分类特点

TTL和CMOS的电平主要有以下几种：5VTTL、5VCMOS（Vih≥0.7*Vcc，Vil≤0.3*Vcc）、3.3V电平、2.5V电平等。

5V的逻辑器件

5V器件包含TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT等系列器件

3.3V及以下的逻辑器件

包含LV的和V 系列及AHC和AC系列，主要有LV、AHC、AC、ALB、LVC、ALVC、LVT等系列器件。

具体情况可以参考下图：

 

图3－1：TI公司的逻辑器件示例图

：包含特殊功能的逻辑器件

A．总线保持功能（Bus hold）

由内部反馈电路保持输入端最后的确定状态，防止因输入端浮空的不确定而导致器件振荡自激损坏；输入端无需外接上拉或下拉电阻，节省PCB空间，降低了器件成本开销和功耗，见图6－3。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有此功能。命名特征为附加了“H”如：74ABTH16244。

 

图3－2：总线保持功能图 图3－3：串行阻尼电阻图

B．串联阻尼电阻（series damping resistors）

输出端加入串联阻尼电阻可以限流，有助于降低信号上冲/下冲噪声，消除线路振铃，改善信号质量。如图6－4所示。具有此特征的ABT、LVC、LVT、 ALVC系列器件在命名中加入了“2”或“R”以示区别，如ABT162245，ALVCHR162245。对于单向驱动器件，串联电阻加在其输出端，命名如SN74LVC2244；对于双向的收发器件，串联电阻加在两边的输出端，命名如SN74LVCR2245。

C．上电/掉电三态（PU3S，Power up/power down 3-state）

即热拔插性能。上电/掉电时器件输出端为三态，Vcc阀值为2.1V；应用于热拔插器件/板卡产品，确保拔插状态时输出数据的完整性。多数ABT、LVC、LVT、LVTH系列器件有此特征。

D．ABT 器件（Advanced BiCMOS Technology）

结合了CMOS器件(如HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高输入阻抗特性和双极性器件(Bipolar，如TTL、LS、AS、ALS)输出驱动能力强的特点。包括ABT、LVT、ALVT等系列器件，应用于低电压，低静态功耗环境。

E．Vcc/GND对称分布

16位Widebus器件的重要特征，对称配置引脚，有利于改善噪声性能。AHC/AHCT、AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB系列16位Widebus器件有此特征。

F．分离轨器件（Split-rail）

即双电源器件，具有两种电源输入引脚VccA和VccB，可分别接5V或3.3V电源电压。如ALVC164245、LVC4245等，命名特征为附加了“4”。

 

逻辑器件的使用指南

1：多余不用输入管脚的处理

在多数情况下，集成电路芯片的管脚不会全部被使用。例如74ABT16244系列器件最多可以使用16路I/O管脚，但实际上通常不会全部使用，这样就会存在悬空端子。所有数字逻辑器件的无用端子必须连接到一个高电平或低电平，以防止电流漂移（具有总线保持功能的器件无需处理不用输入管脚）。究竟上拉还是下拉由实际器件在何种方式下功耗最低确定。 244、16244经测试在接高电平时静态功耗较小，而接地时静态功耗较大，故建议其无用端子处理以通过电阻接电源为好，电阻值推荐为1～10K。

2：选择板内驱动器件的驱动能力，速度，不能盲目追求大驱动能力和高速的器件，应该选择能够满足设计要求，同时有一定的余量的器件，这样可以减少信号过冲，改善信号质量。 并且在设计时必须考虑信号匹配。

3：在对驱动能力和速度要求较高的场合，如高速总线型信号线，可使用ABT、LVT系列。板间接口选择ABT16244/245或 LVTH16244/245，并在母板两端匹配，在不影响速度的条件下与母板接口尽量串阻，以抑制过冲、保护器件，典型电阻值为10- 200Ω左右，另外，也可以使用并接二级管来进行处理，效果也不错，如1N4148等（抗冲击较好）。

4：在总线达到产生传输线效应的长度后，应考虑对传输线进行匹配，一般采用的方式有始端匹配、终端匹配等。

始端匹配是在芯片的输出端串接电阻，目的是防止信号畸变和地弹反射，特别当总线要透过接插件时，尤其须做始端匹配。内部带串联阻尼电阻的器件相当于始端匹配，由于其阻值固定，无法根据实际情况进行调整，在多数场合对于改善信号质量收效不大，故此不建议推荐使用。始端匹配推荐电阻值为10～51 Ω，在实际使用中可根据IBIS模型模拟仿真确定其具体值。

由于终端匹配网络加重了总线负载，所以不应该因为匹配而使Buffer的实际驱动电流大于驱动器件所能提供的最大Source、Sink电流值。

应选择正确的终端匹配网络，使总线即使在没有任何驱动源时，其线电压仍能保持在稳定的高电平。

5：要注意高速驱动器件的电源滤波。如ABT、LVT系列芯片在布线时，建议在芯片的四组电源引脚附近分别接0.1 μ或0.01 μ电容。

6：可编程器件任何电源引脚、地线引脚均不能悬空；在每个可编程器件的电源和地间要并接0.1uF的去耦电容，去耦电容尽量靠近电源引脚，并与地形成尽可能小的环路。

7：收发总线需有上拉电阻或上下拉电阻，保证总线浮空时能处于一个有效电平，以减小功耗和干扰。

8：373/374/273等器件为工作可靠，锁存时钟输入建议串入10－200欧电阻。

9：时钟、复位等引脚输入往往要求较高电平，必要时可上拉电阻。

10：注意不同系列器件是否有带电插拔功能及应用设计中的注意事项，在设计带电插拔电路时请参考公司的《单板带电插拔设计规范》。

11：注意电平接口的兼容性。 选用器件时要注意电平信号类型，对于有不同逻辑电平互连的情况，请遵守本规范的相应的章节的具体要求。

12： 在器件工作过程中，为保证器件安全运行，器件引脚上的电压及电流应严格控制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范围。

13：逻辑器件的输入信号不要超过它所能允许的电压输入范围，不然可能会导致芯片性能下降甚至损坏逻辑器件。

14：对开关量输入应串电阻，以避免过压损坏。

15：对于带有缓冲器的器件不要用于线性电路，如放大器。

、TTL、CMOS器件的互连

：器件的互连总则

在公司产品的某些单板上，有时需要在某些逻辑电平的器件之间进行互连。在不同逻辑电平器件之间进行互连时主要考虑以下几点：

1：电平关系，必须保证在各自的电平范围内工作，否则，不能满足正常逻辑功能，严重时会烧毁芯片。

2：驱动能力，必须根据器件的特性参数仔细考虑，计算和试验，否则很可能造成隐患，在电源波动，受到干扰时系统就会崩溃。

3：时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容限。

4：选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三种情况，合理选用。

对于数字电路来说，各种器件所需的输入电流、输出驱动电流不同，为了驱动大电流器件、远距离传输、同时驱动多个器件，都需要审查电流驱动能力：输出电流应大于负载所需输入电流；另一方面，TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用上述多种器件时应考虑电平之间的转换问题。

我们在电路设计中经常遇到不同的逻辑电平之间的互连，不同的互连方法对电路造成以下影响：

・对逻辑电平的影响。应保证合格的噪声容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax ≥0.4V)，并且输出电压不超过输入电压允许范围。

・对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。

・对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器件损坏。

TTL和CMOS的逻辑电平关系如下图所示：

图4－1： TTL和CMOS的逻辑电平关系图

图4－2：低电压逻辑电平标准

3.3V 的逻辑电平标准如前面所述有三种，实际的3.3V TTL/CMOS逻辑器件的输入电平参数一般都使用LVTTL或3.3V逻辑电平标准（一般很少使用LVCMOS输入电平），输出电平参数在小电流负载时高低电平可分别接近电源电压和地电平（类似LVCMOS输出电平），在大电流负载时输出电平参数则接近LVTTL电平参数，所以输出电平参数也可归入 3.3V逻辑电平，另外，一些公司的手册中将其归纳如LVTTL的输出逻辑电平，也可以。

在下面讨论逻辑电平的互连时，对3.3V TTL/CMOS的逻辑电平，我们就指的是3.3V逻辑电平或LVTTL逻辑电平。

常用的TTL和CMOS逻辑电平分类有：5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5V Tol.、和OC/OD门。

其中：

3.3V/5V Tol.是指输入是3.3V逻辑电平，但可以忍受5V电压的信号输入。

3.3V TTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平，否则会出问题。

注意某些5V的CMOS逻辑器件，它也可以工作于3.3V的电压，但它与真正的3.3V器件（是LVTTL逻辑电平）不同，比如其VIH是2.31V（＝ 0.7×3.3V，工作于3.3V）（其实是LVCMOS逻辑输入电平），而不是2.0V，因而与真正的3.3V器件互连时工作不太可靠，使用时要特别注意，在设计时最好不要采用这类工作方式。

值得注意的是有些器件有单独的输入或输出电压管脚，此管脚接3.3V的电压时，器件的输入或输出逻辑电平为3.3V的逻辑电平信号，而当它接5V电压时，输入或输出的逻辑电平为5V的逻辑电平信号，此时应该按该管脚上接的电压的值来确定输入和输出的逻辑电平属于哪种分类。

对于可编程器件（EPLD和FPGA）的互连也要根据器件本身的特点并参考本章节的内容进行处理。

以上5种逻辑电平类型之间的驱动关系如下表：

     输入

     5V TTL      3.3V /5V Tol.      3.3V TTL/CMOS      5V CMOS

输出      5V TTL      √      √      ?/FONT>      ?/FONT>

     3.3V TTL/CMOS      √      √      √      ?/FONT>

     5V CMOS      √      √      ?/FONT>      √

     OC/OD      上拉      上拉      上拉      上拉

上表中打钩（√）的表示逻辑电平直接互连没有问题，打星号（?/FONT>）的表示要做特别处理。

对于打星号（?/FONT>）的逻辑电平的互连情况，具体见后面说明。

一般对于高逻辑电平驱动低逻辑电平的情况如简单处理估计可以通过串接10－1K欧的电阻来实现，具体阻值可以通过试验确定，如为可靠起见，可参考后面推荐的接法。

从上表可看出OC/OD输出加上拉电阻可以驱动所有逻辑电平，5V TTL和3.3V /5V Tol.可以被所有逻辑电平驱动。所以如果您的可编程逻辑器件有富裕的管脚，优先使用其OC/OD输出加上拉电阻实现逻辑电平转换；其次才用以下专门的逻辑器件转换。

对于其他的不能直接互连的逻辑电平，可用下列逻辑器件进行处理，详细见后面5.2到5.5节。

TI的AHCT系列器件为5V TTL输入、5V CMOS输出。

TI的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3V TTL（LVTTL）输出，也可以用双轨器件替代。

注意：不是所有的LVC/LVT系列器件都能够运行5V TTL/CMOS输入，一般只有带后缀A的和LVCH/LVTH系列的可以，具体可以参考其器件手册。

：5V TTL门作驱动源

・驱动3.3V TTL/CMOS

通过LVC/LVT系列器件（为TTL/CMOS逻辑电平输入，LVTTL逻辑电平输出）进行转换。

・驱动5V CMOS

可以使用上拉5V电阻的方式解决，或者使用AHCT系列器件（为5V TTL输入、5V CMOS输出）进行转换。

：3.3V TTL/CMOS门作驱动源

・驱动5V CMOS

使用AHCT系列器件（为5V TTL输入、5V CMOS输出）进行转换（3.3V TTL电平（LVTTL）与5V TTL电平可以互连）。

：5V CMOS门作驱动源

・驱动3.3V TTL/CMOS

通过LVC/LVT器件（输入是TTL/CMOS逻辑电平，输出是LVTTL逻辑电平）进行转换。

：2.5V CMOS逻辑电平的互连

随着芯片技术的发展，未来使用2.5V电压的芯片和逻辑器件也会越来越多，这里简单谈一下2.5V逻辑电平与其他电平的互连，主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。（注意：对于某些芯片，由于采用了优化设计，它的2.5V管脚的逻辑电平可以和3.3V的逻辑电平互连，此时就不需要再进行逻辑电平的转换了。）

1：3.3V TTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平

2.5V的逻辑器件有LV、LVC、 AVC、ALVT、ALVC等系列，其中前面四种系列器件工作在2.5V时可以容忍3.3V的电平信号输入，而ALVC不行，所以可以使用LV、LVC、 AVC、ALVT系列器件来进行3.3V TTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。

2：2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平

2.5V CMOS逻辑电平的VOH为2.0V，而3.3V TTL/CMOS的逻辑电平的VIH也为2.0V，所以直接互连的话可能会出问题（除非3.3V的芯片本身的VIH参数明确降低了）。此时可以使用双轨器件SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换，另外，使用OC/OD们加上拉电阻应该也是可以的。

 

EPLD和FPGA器件的逻辑电平

：概述

首先在选择可编程逻辑器件时,要找符合你所选用的ASSP的IO标准；其次，你必须考虑的是：目前，随着系统性能的不断提高，传统的TTL、LVTTL、CMOS、LVCMOS等单端接口标准越来越不能满足要求，特别是在背板方面。因为，这些单端信号的信号完整性在系统设计时很难保证，以至于导致系统的不可靠工作。这一点在时钟方面尤为重要，因为，在同步设计的今天，时钟是系统工作的基础。当然，差分信号是最好的选择，比如：LVDS、LVPECL等。但是，这些信号标准一个通道需要一对IO_PIN，这在许多应用情况下不太划算。此时，一些比较容易实现阻抗匹配的单端信号标准是较好的选择，比如：GTL、GTL+等。

：各类可编程器件接口电平要求

在设计中，若同时使用了不同工作电压等级的多个可编程器件，要注意它们之间信号的接口规范。比如，5V的器件驱动3.3V的器件时，可能会出现:当5V的高电平连到3.3V的输入时，由于大部分的CMOS的输入信号管脚都有连到电源Vcc的钳位二极管，大于3.3伏的输入高电平会使该钳位二极管出现问题。

事实上，由于有些系列的可编程器件如XILINX的XC4000XL，XC4000XV，Spartan-XL采用了特殊的技术，可以避免这种情况的发生。因此该系列的器件可以在不同工作电压之间互相连接。

对于2.5V的器件，由于可以选择相关的输入参考电压和输出的电压基准，因此可以通过相关的电压数值的选取，对照3.3V的器件来使用 。

对于某类器件，如ALTERA公司的FLEX10K系列器件，可支持多电压I/O接口，FLEX10K，FLEX10KA，FLEX10B都可以接不同电源电压系统